ultra200v的奇葩设计

hgfdsa · 发表于 2024-10-9 11:04

本帖最后由 hgfdsa 于 2024-10-9 13:05 编辑

计算模块面积139.6mm^2，包含8+16的CPU、GPU、NPU、内存控制器和媒体引擎、显示引擎、8MB SLC系统缓存，如果加上40条pci-e就是个完整cpu，只论CPU部分，单位面积性能超过了zen5，台积电还是靠谱的。
8+16是错误的，只有4+4，不过计算模块绝大部分面积都不是CPU

控制模块面积45.69mm^2，就是加了传统CPU的几十条pci-e的南桥芯片，实际用途是让本可以直连的GPU要通过胶水，增加了CPU访问显卡延迟，顺便增加功耗。

还有一个219.69mm^2的基底，理论用途是胶水，实际用途是让本可以直连的内存要通过胶水，增加CPU访问内存的延迟，顺便增加功耗。

昨天我还奇怪为什么都chiplet还是不用胶水多核，原来牙膏用了这么幽默的设计方式。有种领导要chiplet，但是设计师觉得chiplet不行，故意挖坑给领导看的感觉。

以上是Lunar Lake的核心设计，我猜Arraw Lake也是一样，就是GPU缩水，计算模块面积稍微小一点。

cat339 · 发表于 2024-10-9 11:24

没看懂，LNL哪里来的8+16

而且LNL跟ARL package架构是不同代的。
你对着MTL架构来说ARL还靠谱一点。

huzhiyangqaz · 发表于 2024-10-9 12:28

arl 不是说复用 mtl 的 soc die 么，和 lnl 有半毛钱关系

jie2000 · 发表于 2024-10-9 12:55

控制模块是n6工艺的啊…不搞 chiplet 就要全部 n3b，成本直接上天

lqf3dnow · 发表于 2024-10-9 19:14

硅晶基底是为了减少chiplet延迟，学AMD那样直接在CPU PCB基板上chiplet，只能高延迟、
不过奇怪的是这个硅晶基底为啥也要用到22工艺，莫非也含着逻辑电路？

無始無終 · 发表于 2024-10-10 07:21

lqf3dnow 发表于 2024-10-9 19:14
硅晶基底是为了减少chiplet延迟，学AMD那样直接在CPU PCB基板上chiplet，只能高延迟、
不过奇怪的是这个硅 ...

对啊，牙膏原本计划在基底背面粘一整个L4缓存的

—— 来自 S1Fun

無始無終 · 发表于 2024-10-10 07:25

建议看下这个B站BV1Ek4y1p757，虽然说的是流星湖而且有些过时了，但还是讲了不少东西，一个核心观点就是AMD的Chiplet是为了“宏观可扩展性”，而Intel的Chiplet是为了“微观可扩展性”，二者本来就不是一个思路

—— 来自 S1Fun

Van夫膜开 · 发表于 2024-10-10 08:21

这就是设计思路的问题吧。lnl是模仿m系列的特殊一作。有没有后续还不一定

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[硬件] ultra200v的奇葩设计